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Klaus Kallis - Lithographieunabhängige nanoskalige MOS-Technologie auf Bulk-Silizium

  • Der Trend zur stetigen Verkleinerung der minimalen Strukturgrößen in der Mikroelektronik hält auch an der Schwelle zur Nanoelektronik unvermindert an. Einen begrenzenden Faktor stellen derzeit die optischen Lithographieverfahren dar, da sie nur mit erheblichem Maschinen- und Kosteneinsatz eine Fertigung im Sub-50 nm-Bereich erlauben.
    In diesem Buch wird daher ein Verfahren vorgestellt, das die preiswerte Herstellung von Transistoren mit nm-Geometrien in allen drei Raumrichtungen ermöglicht und nur minimale Anfor-derungen an die verwendete Lithographie stellt. Dabei kommen auf Schicht-Depositions- und Rückätzschritten beruhende Spacertechniken zum Einsatz. Die gefertigten Transistoren werden hinsichtlich ihrer elektrischen Eigenschaften charakterisiert. Begrenzende Faktoren bei der praktischen Herstellung werden aufgezeigt und Lösungsansätze erörtert.

    1. Auflage
    2006. 138 Seiten; gebunden; Farbbilder; 16,5 x 23,5 cm
    Preis: 39,90 EUR
    ISBN 978-39809338-6-5; € 39,90

     

    Inhaltsverzeichnis

    Vorwort
    Inhaltsverzeichnis
    Abkürzungsverzeichnis
    Liste der verwendeten Formelzeichen

    1 Einleitung                              

    2 Strukturverkleinerung herkömmlicher MOS-Transistoren

    2.1 Historische Entwicklung                                                                                             

    2.2 Funktionsprinzip
    2.2.1 Metall-Isolator-Halbleiterübergang
    2.2.2 MOS-Feldeffekttransistor

    2.3 Effekte in MOS-Transistoren mit kleinen Kanalgeometrien
    2.3.1 Das Prinzip der ähnlichen Verkleinerung
    2.3.2 Kanallängenmodulation
    2.3.3 Drain Induced Barrier Lowering
    2.3.4 Punch-Through
    2.3.5 Stoßionisation, Lawinendurchbruch, „Hot-Electron“-Effekt und Zenerdurchbruch
    2.3.6 Unterschwellenspannungsverhalten
    2.3.7 Polysilizium-Gate-Depletion
    2.3.8 Rand- und Schmalkanaleffekte

    3 Strukturierung von Transistoren mit Kanalgeometrien im Sub-100 nm-Bereich

    3.1 Optische Lithographie
    3.1.1 Übersicht der gängigen Verfahren
    3.1.2 Potential und Grenzen der optischen Lithographie

    3.2 Lithographie der nächsten Generation – Die wichtigsten Verfahren
    3.2.1 Extremultraviolett-Lithographie und Röntgenstrahllithographie
    3.2.2 Lithographie mittels Elektronen und Ionen
    3.2.3 Nanoimprint-Lithographie

    3.3 Lithographieunabhängige Strukturierungsverfahren
    3.3.1 Verfahren zur Aktivgebietsstrukturierung
    3.3.1.1 Der Standard-LOCOS-Prozess
    3.3.1.2 Der SILO-Prozess
    3.3.1.3 Der SWAMI-LOCOS-Prozess
    3.3.1.4 Die STI-Technik
    3.3.2 Nanoskalige Aktivgebietsstrukturierung
    3.3.3 Strukturierung von Gateelektroden

    4    Prozessoptimierung durch Simulation

    4.1 Ermittlung der erforderlichen Schichtdicken

    4.2 Simulationsmodelle für lokale Oxidationsprozesse

    4.3 Die SILO-Technik in der Simulation

    4.4 Simulationsgestützte Optimierung des SWAMI-LOCOS-Verfahrens

    4.5 Elektrische Simulation

    4.6 Grenzen der Optimierung durch Simulation

    5   Prozessoptimierung und Herstellung von MOS-Nanotransistoren

    5.1 Maskenlayout

    5.2 Ätzprozessoptimierung
    5.2.1 Trockenätzprozesse
    5.2.2 Nasschemische Hilfsschichtentfernung

    5.3 Potential und Grenzen des Herstellungsprozesses mit Seitenpassivierung

    5.4 Modifiziertes LF/HF-SILO-Verfahren mit spannungsarmen Siliziumnitriden
    5.4.1 Grundlagen der spannungsarmen PECVD-Siliziumnitridabscheidung
    5.4.2. Entwicklung spannungsarmer PECVD-Siliziumnitridschichten

    6   Elektrische Charakterisierung und Bauelementeanalyse

    6.1 Statisches Verhalten der NMOS-Nanotransistoren

    6.2 Ermittlung der inneren Steilheit der NMOS-Nanotransistoren

    6.3 Statistische Untersuchung der NMOS-Nanotransistoren

    6.4 Qualifizierung des LF/HF-SILO-Verfahrens

    7    Zusammenfassung und Ausblick

    Literaturverzeichnis

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